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OpenVera

指数 OpenVera

OpenVera是一种硬件验证语言，它由新思科技研发和运营。该语言主要用于创建硬件系统的测试平台。OpenVera是作为IEEE 1800标准的SystemVerilog的一个基础部分，许多从事半导体集成电路设计、系统级设计、IP核设计以及电子设计自动化的人员都受益于此。.

目录

  1. 7 关系: 硬件验证语言，电气电子工程师学会，集成电路设计，IP核，SystemVerilog，测试平台，新思科技。

  2. 硬件验证语言
  3. 電腦小作品

硬件验证语言

件验证语言（hardware verification language, 缩写为 HVL）是一种用硬件描述语言（HDL）编写、用于电子电路设计验证的编程语言。硬件验证语言通常具有类似C++或Java这样高级语言的特点，同时又提供硬件描述语言那样的位运算功能。许多硬件验证语言能够生成带约束的随机激励，并提供了功能覆盖结构，来辅助设计人员进行复杂的硬件验证。 SystemVerilog、OpenVera和SystemC是最常用的硬件验证语言。其中，SystemVerilog更是将硬件描述语言与硬件验证语言合并到单一标准。.

查看 OpenVera和硬件验证语言

电气电子工程师学会

電機電子工程師學會（Institute of Electrical and Electronics Engineers，簡稱為IEEE，英文读作“i triple e”）是一个建立於1963年1月1日的国际性电子技术与电子工程师协会，亦是世界上最大的专业技术组织之一，擁有來自175個國家的36萬會員。 除設立於美國紐約市的總部以外，亦在全球150多個國家擁有分會，並且還有35個專業學會及2個聯合會。其每年均會發表多種雜誌、學報、書籍，亦舉辦至少300次的專業會議。 目前IEEE在工業界所定義的標準有著極大的影響。.

查看 OpenVera和电气电子工程师学会

集成电路设计

集成电路设计（Integrated circuit design, IC design），根据当前集成电路的集成规模，亦可称之为超大规模集成电路设计（VLSI design），是指以集成电路、超大规模集成电路为目标的设计流程。.

查看 OpenVera和集成电路设计

IP核

IP核，全称知识产权核（intellectual property core），是在集成电路的可重用设计方法学中，指某一方提供的、形式为逻辑单元、芯片设计的可重用模組。IP核通常已经通过了设计验证，设计人员以IP核为基础进行设计，可以缩短设计所需的周期。IP核可以通过协议由一方提供给另一方，或由一方独自占有。IP核的概念源于产品设计的专利证书和源代码的版权等。设计人员能够以IP核为基础进行特殊應用積體電路或现场可编程逻辑门阵列的逻辑设计，以减少设计周期。 IP核分为软核、硬核和固核。软核通常是与工艺无关、具有寄存器传输级硬件描述语言描述的设计代码，可以进行后续设计；硬核是前者通过逻辑综合、布局、布线之后的一系列表征文件，具有特定的工艺形式、物理实现方式；固核则通常介于上面两者之间，它已经通过功能验证、时序分析等过程，设计人员可以以逻辑门级网表的形式获取。.

查看 OpenVera和IP核

SystemVerilog

在现代的集成电路（尤其是超大规模集成电路）的设计和验证流程中，SystemVerilog是一种由Verilog发展而来的硬件描述、硬件验证统一语言，前一部分基本上是2005年版Verilog的扩展，而后一部分功能验证特性则是一门面向对象程序设计语言。面向对象特性很好地弥补了传统Verilog在芯片验证领域的缺陷，改善了代码可重用性，同时可以让验证工程师在比寄存器传输级更高的抽象级别，以事务而非单个信号作为监测对象，这些都大大提高了验证平台搭建的效率。 SystemVerilog已经被采纳为电气电子工程师学会1800-2009标准，并获得了主流电子设计自动化工具供应商的支持。虽然没有哪一个仿真系统能够声称自己完全支持SystemVerilog语言参考手册（Language Reference Manual, LRM）里介绍的所有语言结构，要改善测试平台的互操作性相当困难，但是推进跨平台兼容性的研究开发工作已经在进行。若干种验证方法学相继出现，以预定义类的形式对测试平台模块进行标准化，如今最新的基于SystemVerilog的验证方法学为通用验证方法学。这一方法学主要包括开放源代码的类库以及支持可重用测试平台、开发验证IP核的预置格式。许多第三方提供商则开始推出基于SystemVerilog的验证IP核。.

查看 OpenVera和SystemVerilog

测试平台

测试平台（test bench），或称测试台，是用于验证软件设计正确性、可靠性的一种虚拟的环境。测试平台通常包含信号输入、数据处理、验证、输出几个部分。对于小型的数字电路设计，工程师可以使用硬件描述语言来搭建测试平台。如果遇到大型集成电路项目，由于所需的测试向量相当复杂，为了达到更高的语句、分支、条件、路径、触发、翻转覆盖率，很多情况需要使用更加先进的直接随机测试方法。硬件验证语言针对随机测试的建立和功能覆盖率的提高，则提供了专用的数据结构供工程师使用。.

查看 OpenVera和测试平台

新思科技

新思科技股份有限公司（，Synopsys Inc.）是一家从事电子设计自动化软件开发的公司。目前為全球第一大电子设计自动化软件供應商。该公司的首个并且最为人所知的产品是一款被称为“设计编译器（Design Compiler）”的逻辑综合工具。新思科技提供的其他产品，大多应用于专用集成电路（application-specific integrated circuit）。产品包括逻辑综合，行为综合，硬件描述语言模拟器以及晶体管级电路模拟器。这些模拟器包括协助芯片和计算机体系的逻辑设计的运行和调试环境。总部位于美国加利福尼亚州的山景城，现任首席执行官为公司的创办人阿特·德吉亚斯博士。.

查看 OpenVera和新思科技

另见

硬件验证语言

電腦小作品